XIII Konferencja Naukowa Reprogramowalne Układy Cyfrowe RUC’2010

CZWARTEK, 27 maja 2010 r.

9:00 - 9:30 Otwarcie konferencji

9:30-11:30 SEKCJA: Narzędzia i metody

przewodniczący: prof. dr hab. inż. Marian Adamski

9:30 Grzegorz Bazydło, Marian Adamski

Obsługa wyjątków w maszynie stanowej UML realizowanej w mikrosystemach cyfrowych

9:45 Sylwester Garncarek, Bogdan Olech

Integracja narzędzi przetwarzania sygnałów oraz narzędzi wytwarzania aplikacji wbudowanych wykorzystujących układy reprogramowalne

10:00 Włodzimierz Bielecki, Krzysztof Siedlecki, Krzysztof Kraska

Ekstrakcja równoległości w programach ANSI C dla systemów osadzonych

10:15 Monika Wiśniewska, Remigiusz Wiśniewski, Marian Adamski

Zastosowanie transwersali hipergrafów w minimalizacji pojemności pamięci systemów dyskretnych

10:30 Tomasz Wierciński, Marcin Radziewicz, Dariusz Burak

Wykorzystanie kompilacji iteracyjnej do optymalizacji warstwy programowej systemów wbudowanych

10:45 Paweł Drabik

Modeling of Object Oriented Hardware

11:00 Mariusz Kapruziak

Aplikacja wspomagająca projektowanie struktury procesorów programowalnych w układach FPGA

11:15 Paweł Dondziak, Piotr Dziurzański

Resource Utilization Estimation and Core Placement in an NoC-based MPSoC realizing a data-dominated algorithm

11:30-12:00 Przerwa (lunch)

12:00-13:15 SEKCJA: Sprzętowe wspomaganie obliczeń I

przewodniczący: dr hab. inż. Dariusz Kania, prof. PŚl.

12:00 Jerzy Kasperek, Sebastian Koryciak, Jerzy Kozioł, Paweł J. Rajda, Krzysztof Ziętara

Szeregowa koncepcja kamery teleskopu CTA

12:15 Anna Tomaszewska, Bartosz Bazyluk

Wspomaganie sprzętowe do efektywnego przetwarzania grafiki w czasie rzeczywistym na przykładzie efektu głębi widzenia

12:30 Alexandr Ţariov, Marek Gliszczyński

An computation algorithm for Strassen’s matrix multiplication

12:45 Przemysław Mazurek, Krzysztof Okarma

An Efficient Estimation of the Structural Similarity Index Using the GPGPU Programming Techniques

13:00 Adrian Romiński, Dariusz Makowski, Andrzej Napieralski

Cyfrowy synchroniczny układ ASIC jako detektor promieniowania neutronowego

13:15 – 13:30 Przerwa (kawa, herbata)

13:30 - 15:00 SEKCJA: Synteza logiczna

przewodniczący: dr hab. inż. Paweł Kerntopf, prof. PW

13:30 Krzysztof Kajstura, Dariusz Kania

Metoda kodowania stanów automatów sekwencyjnych prowadząca do redukcji poboru mocy

13:45 Marek Szyprowski

Synteza odwracalnych układów logicznych w oparciu o sieci przełączające

14:00 Michał Doligalski, Marian Adamski

Specyfikacja sterowników cyfrowych zorientowana na niezawodność

14:15 Piotr Zagniński, Paweł Kerntopf

Sekwencyjne odwracalne układy logiczne

14:30 Alexander Barkalov, Larysa Titarenko, Olena Hebda

Matrix implementation of Moore FSM with expansion of coding space

14:45 Tomasz Grześ

Wspólny model automatu skończonego w minimalizacji poboru mocy

15:30 Obiad – Hotel Jantar

19:00 Bankiet – Hotel Jantar

PIĄTEK, 28 maja 2009 r.

9:15 – 10:15 SEKCJA: Sprzętowe wspomaganie obliczeń II

przewodniczący: dr hab. inż. Piotr Kawalec

9:15 Paweł Dąbal, Ryszard Pełka

Implementacja generatorów cyfrowego chaosu do zastosowań w kryptografii w układzie FPGA

9:30 Marek Kraft, Michał Fularz

Implementacja w układzie reprogramowalnym algorytmu wyodrębniania ruchomych obiektów

9:45 Alexandr Ţariov, Galina Ţariova

Aspekty algorytmiczne redukcji liczby bloków mnożących w układzie do liczenia iloczynu dwóch kwaternionów

10:00 Przemysław Mazurek

Likelihood Functions Synthesis for Multitarget Multiple-Sensor Tracking Applications using GPGPU

10:15 - 10.30 Przerwa (kawa, herbata)

10:30 – 11:45 SEKCJA: Sprzętowe wspomaganie obliczeń II

przewodniczący: prof. dr hab. inż. Włodzimierz Bielecki

10:30 Maciej Wielgosz, Ernest Jamro, Paweł Russek, Kazimierz Wiatr

Sprzętowa implementacja funkcji orbitalnej na potrzeby obliczeń kwantowo-chemicznych

10:45 Marek Gorgoń

Przetwarzanie obrazów wysokiej rozdzielczości w systemach FPGA

11:00 Adam Ziębiński, Rafał Cupek, Artur Porębski, Monika Nycz

Realizacja koprocesora Modus Slave w układzie FPGA z wykorzystaniem rdzenia procesora Microblaze

11:15 Marcin Orkiszewski, Tomasz Wojciechowski, Mariusz Rawski

System typu SoC do kryptoanalizy szyfrów opartych na krzywych eliptycznych

11:30 Krzysztof Małecki, Mateusz Rokita, Jarosław Wątróbski

Wykorzystanie automatów komórkowych w modelowaniu ruchu drogowego.

11:45 - 12.15 Przerwa (lunch)

12:15-13:00 SEKCJA POSTEROWA

1. Marek Kraft

Sprzętowo-programowa realizacja algorytmu RANSAC do estymacji macierzy fundamentalnej

2. Sławomir Jaszczak

Procedura hardware in the loop w syntezie algorytmów sterowania

3. Alexander Barkalov, Larysa Titarenko, Jacek Bieganowski

Mikroprogramowany układ sterujący z współdzieleniem kodów oraz mikroinstrukcjami sterującymi

4. Jerzy Chrząszcz, Kamil Kompa, Grzegorz Mazur

Moduł dydaktyczny z układem FPGA emulującym mikroprocesor

5. Piotr Błaszyński, Maciej Poliwoda

Automatyczna ekstrakcja zależności dla pętli w języku C w celu przekształceń optymalizujących użycie zasobów w systemach osadzonych

6. Marek Pałkowski

Automatyczne zrównoleglanie kodu aplikacji systemów wbudowanych

7. Piotr Dziurzański, Tomasz Mąka

Binary-Tree-based Architecture of Homogenous Network on Chip

8. Przemysław Mazurek

Optimization of Downsampled Track-Before-Detect Systems for GPGPU

9. Paweł Russek, Ernest Jamro, Maciej Wielgosz, Kazimierz Wiatr

Zastosowanie układów rekonfigurowalnych we wspomaganiu operacji sortowania danych

10. Ernest Jamro, Maciej Wielgosz, Paweł Russek, Kazimierz Wiatr

Mnożenie o stałej szerokości bitowej z zaokrąglaniem

11. Alexander Barkalov, Larysa Titarenko, Sławomir Chmielewski

Zmniejszanie zasobów sprzętowych w układach CPLD przy użyciu automatów Moore’a

12. Sławomir Cichoń

Koncepcja implementacji w układzie FPGA dekodowania VLC dla potrzeb sprzętowej dekompresji w standardzie cyfrowego wideo DV

13. Anna Tomaszewska, Oskar Osobniak

Wykorzystanie procesorów graficznych do szybkiego renderingu krajobrazu sferycznego

13:00 – 14:15 SEKCJA: Sprzętowe wspomaganie obliczeń III

przewodniczący: dr hab. inż. Alexandr Ţariov, prof. ZUT

13:00 Krzysztof Firląg, Piotr Kawalec

Realizacja algorytmów sterowania ruchem drogowym w specjalizowanych sterownikach sprzętowych

13:15 Mieczysław Jessa, Michał Jaworski

Generacja binarnych ciągów losowych w układzie Virtex-5

13:30 Sławomir Michalak

Transkoder BCD/7-segment z dodatkowym zabezpieczeniem

13:45 Adam Łuczak, Maciej Kurc, Jakub Siast

Szeregowy interfejs komunikacyjny dla układów FPGA serii Virtex

14:00 Damian Modrzyk

Ograniczenie mocy dynamicznej w architekturze sprzętowego kodera standardu JPEG2000

15:00 Obiad i zakończenie konferencji – Hotel Jantar